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    • 专利摘要:

    公开号:WO1988003681A1
    申请号:PCT/JP1987/000877
    申请日:1987-11-11
    公开日:1988-05-19
    发明作者:Jiro Kinoshita
    申请人:Fanuc Ltd；
    IPC主号:G06F5-00
    专利说明:
    [0001] 明 細 書 バイプライ ン制御方式 技 術 分 野
    [0002] 本発明は処理モジュールと、 キュ一を直列に接続したパィ プライ ン制御方式に関し、 特に、 処理モジュールに割込制御 回路を付加して、 各モ ジュ ールの処理時間の差異による処理 速度を改良したバイブライ ン制御方式に関する。 背 景 技 術
    [0003] 多数のデータを高速に処理するためにバイプライ ン制御方 式が広く知られている。 このブロ ック図を第 3図に示す。 図 において、 1、 2及び 3 はデータを処理するための処理モジ ユールであり、 プロセッサと小容量のメモリから構成されて いる。 4及び 5 はキューと称する一種のバッファメ モ リ であ り、 通常は F I F O ( F i r s t I n F i r s t 0 u t、 先入れ、 先出し） 素子等で構成する。 1 1及び 1 3 はキ ユ ー 4又は 5にあるデータが次段の処理モジュールへ転送さ れているかどうかを確認するデータフル信号である。 1 2及 び 1 4 は次段の処理モジユール 2及び 3がデータを読込むと きに必要なデータが転送されてキュー 4または 5にあるかど うかを確認するためのデータ確認信号である。
    [0004] そして、 このような構成によって入力データを 3個の処理 モジュール 1、 2及び 3によって処理して出力データとして 出力するのである。 このような処理の流れを第 4 に示す。 図において、 矩形の枠は各処理モジュールがデータの処理を していることを示す。 実線は各モジュール 1、 2及び 3がデ ータを転送することを示す。 又、'点線は各モジュール 1、 2 及び 3がデータを読込む動作を示す。
    [0005] 通常この動作は各処理モジュールの処理の分担が等しくな るよう に配分され、 各処理モジュールの速度が等しければ、 全体の処理はスムーズに行われる。
    [0006] しかし、 第 4図に示すように、 処理モジュール B 2が Β » 番目の処理を終了して、 その処理データをキュー 5に転送し よう としたとき、 処理モジュール Cが C ft 番目の処理をして いて、 その処理が終了していないと、 キュー B 5のデータが 処理モジュ ール C 3 に転送されておらず、 処理モジユール B 2は処理済のデータをキュー B 5に転送することができず、 処理モジュール C 3 の処理が終了するのを待たなければなら ず、 処理モジュール B 2 の処理が停止してしま 'う 。
    [0007] 即ち、 部分的に 1偭の処理モジュールの処理時間が長く な ると、 その前段の処理モジュールの処理データを転送するこ とができなるなつてしまい、 処理が停止してしまう という問 題点がある。 発 明 の 開 示
    [0008] 本発明の目的は上記問題点を解決し、 処理モジュールに割 込制御面路を付加して、 各モジユールの処理時間の差異によ る処理速度の低下を改良したパイブライ ン制御方式を提供す る こ と こある。
    [0009] 本発明では上記の問題点を解決するために、 第 1図に示す ように、
    [0010] 処理モジュ ールと、 キューを直列に接続したパイ プラ イ ン 制御方式において、
    [0011] 各処理モジュ ールに割込制御回路を設け、
    [0012] 前記処理モジュ ールが該処理モジュ ールの次段のキ ュ ーに デ一タを転送しょう とし、 該次段のキユーのデータが該キュ 一の次段の処理モジュールによって読込まれていないときに、 該次段の処理モ ジュ ールの割込制御回路に対し割込発生信号 を発生する手段を設け、
    [0013] 前記割込制御回路の割込信号によつて、 次段の処理モジュ —ルが前記キュ一内のデータを読込むように構成したことを 特徴とするバイプライ ン制御方式が、
    [0014] 提供される。
    [0015] 例えば、 第 1図で、 処理モ ジュ ール C ( 3 ) の処理が長く て、 キュー B ( 5 ) のデータが転送されず、 処理モジュール B ( 2 ) がキュー B ( 5 ) にデータが転送できないときは、 キュー B ( 5 ) から割込制御回路 C ( 2 3 ) へ割込起動信号 を出し、 割込制御回路 C ( 2 3 ) から処理モジュ ール C ( 3 ) に割込みをかけて、 処理モジュール C ( 3 ) がキュー B ( 5 ) のデータを処理モジュ ール C ( 3〉 の内部メ モ リ に転 送することにより、 処理モジュ ール B ( 2 ) がキュー B ( 5 ) にデータを転送し、 次の動作を実行できるようにする。 図 面 の 簡 単 な 説 明
    [0016] 第 1図は本発明の一実施例のブロ ック図、
    [0017] 第 2画は本発明の一実施例のタイムチャー ト図、
    [0018] 第 3図は従来のパイプラィ ン制御方式のブロ ック図、 第 4図は従来のパイプライ ン制御方式のタィムチヤ一ト図 である。 発明を実施するための最良の形態 以下、 本発明の一実施例を図面に基づいて説明する。
    [0019] 第 1図に本発明の一実施例のブロ ック図を示す。 図におい て、 1、 2及び 3 はデータを処理するための処理モジュール であり、 プロセッサと小容量のメモリから構成されている。
    [0020] 4及び 5 はキューと称する一種のバッファメモリであり、 通 常ば F I F 0 ( F i r s t I n F i r s t O u t、 先 入れ、 先出し） 素子等で構成する。 1 1及び 1 3 はキュー 4 又は 5にある ータが次段の処理モジュ一ルへ転送されてい るかどうかを確認するデータフル信号である。 1 2及び 1 4 は次段の処理モジュール 2及び 3がデータを読込むときに必 要なデ一タが転送されてヰユー 4または 5にあるかどうかを 確認するためのデータ確認信号である。 1 8 a〜 1 8 dは転 送要求信号である。 2 1 . 2 2及び 2 3 は割込制御回路であ り、 キュー A 4及びキュ一 B 5からの信号を受けて、 処理モ ジュール 1〜 3に割込をかける。 2 4、 2 5、 2 6及び 2 7 はアン ドゲ一 トであり、 キュー 4及び 5からの信号をィネ一 ブル信号 Eでゲー トする。 次にこの動作について述べる。 第 2図に第 1図に示す実施 例のタ イ ムチヤ一 ト図を示す。 記号及びその意味は第 4図と 同一である。 即ち、 矩形の枠は各処理モジュールが処理をし ている状態を示し、 実線は処理したデータをキュー等に転送 することを示し、 点線は新しいデータを各処理モジュールに 転送する （読込） 状態をしめす。
    [0021] 例として、 処理モジュール B 2が P点において、 B n 番目 の処理を終了して、 処理済のデータをキュー B 5に転送しよ う とする。 しかし、 処理モジュール C 3 は未だ C n 番目の処 理をしており、 キュー B 5のなかには前のデータが残ってい る。 そこで、 キュー B 5から転送要求信号を出力する。 この 転送要求信号はゲー ト 2 7を経由して割込制御回路 C 2 3 へ 送られ、 割込制御回路 C 2 7によって、 処理モジュ ール C 3 に割込がかかる。 割込みがかかると処理モジュール C 3 は C „ 番目の処理を中断し、 キュー B 5 のデータを読込む。 読込 みが完了すると、 データフル信号 1 3 はオフとなり、 処理モ ジュール B 2 はデータをキュ ー B 5に転送を開始し、 次の処 理を始めることができる。 一方処理モジュ ール C 3 は C n 番 目の残りの処理を実行する。
    [0022] 以上説明したように、 割込制御回路の動作により、 次段の 処理モ ジュ ールが前回の処理を実行中でも、 データを割込み - によって取り込ませて、 前段の処理モジユ ールはデータを転 送することができ、 全体としての処理速度の低下を防ぐこと ができ る。
    [0023] 同様に、 処理モ ジュ ール Cの処理が早く終了した場合には、 キュー B 5 には未だデータが転送されていない、 即ち、 デー タ転送確認信号 1 4はオフである。 しかし、 処理モジュール B 2の内部メ モリ に処理済のデータがある場合等においては、 そのデータの転送を要求することができる。 従って、 キュー B 5から転送要求信号を出し、 この転送要求信号はゲー ト 2 6を柽由して、 割込制御回路 B 2 2に入力され、 割込制御回 路 B 2 2から割込みが処理モジュール B 2にかかり、 処理モ ジユール B 2は内部のメモリになる処理済のデータをキュー B 5 に転送する。 データが転送されると、 データ確認信号 1 4ばオンとなり、 処理モジュール C 3はキュー B 5からデー タを読込むことができる。
    [0024] 以上処理モジュール B 2 と処理モジユール C 3 の閬係につ いて述べたが、 処理モジュール Aと処理モジュール B 2の関 係も同一である。 更に、 処理モジュールの数が増加レた場合 でも同様な回路を適用できる。 ィ ネーブル信号 Eは、 処理 モジュール簡の割込み禁止条件によ て、 割込を禁止したい ときに論理 κ 0 ° とすることによつて、 割込み処理を禁止す ることができる。
    [0025] 以上説明したように本発明では、 次段の処理モジュ―ルの 処理が途中の場合でも割込制御回路によって割込みを発生さ せて、 キュー内のデータを転送させることにより、 前段の処- 理モジュ—ルのデータを転送できるようにし、 前段の処理モ ジュールの処理を中断させることがな 、 全体として処理速 度の低下を改善することができる。
    [0026] 同様に次段の処理モジュールの処理が早く終了したときに、 前段の処理モジュ ールへの割込みによって前段の処理モ ジュ ールの内部メ モ リ にある処理済のデータを転送させるこ とに よって、 次段の処理モジュ ールの処理速度の低下を改善する こ とができる。
    权利要求:
    Claims請 求 の 範 面
    1 . 処理モジュールと、 キュ一を直列に接続したバイブラ ィ ン制御方式において、
    各処理モジュールに割込制御回路を設け、
    前記処理モジュ一ルが該処理モジュ一ルの次段のキュ一に データを転送しょう とし、 該次段のキューのデータが該キュ —の次段の処理モジュ一ルによつて読込まれていないときに、 該次段の処理モジュールの割込制御回路に対し割込発生信号 を発生する手段を設け、
    前記割込制御回路の割込信号によって、 次段の処理モジュ ールが前記キュー内のヂータを読込むように構成したことを 特徴とするバイプライ ン制御方式。
    2 . 処理モジユールと、 キューを直列に接続したバィブラ ィ ン制御方式において、
    各処理モジュールに割込制御回路を設け、
    前記処理モジュールが前段のキュ一のデータを読込もう と し、 読込むべきデ一タが該前段のキューに書込まれていない ときに、 前段の処理モジュールの割込制御回路に対して割込 み起動信号を出力手段を設け、
    前記割込制御回路の割込信号によって、 前記前段の処理モ ジュ一ルが内部メモリの処理済のデータを前記キュ一に書込 - むように構成したことを特徴とするパイブライ ン制御方式。
    类似技术:
    公开号 | 公开日 | 专利标题
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    同族专利:
    公开号 | 公开日
    EP0321568A1|1989-06-28|
    DE3782436T2|1993-03-11|
    JPS63123130A|1988-05-26|
    DE3782436D1|1992-12-03|
    EP0321568B1|1992-10-28|
    EP0321568A4|1989-02-06|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    JPS568380B2|1976-02-06|1981-02-23|||
    JPS55500390A|1978-06-09|1980-07-03|||EP0352935A2|1988-07-27|1990-01-31|International Computers Limited|Pipelined processor|JPS57182837A|1981-05-07|1982-11-10|Victor Co Of Japan Ltd|Digital data connecting device|JPH02228735A|1989-03-01|1990-09-11|Matsushita Electric Ind Co Ltd|Pipeline circuit|
    JP2642250B2|1990-12-21|1997-08-20|川崎製鉄株式会社|論理回路のテストパターンの検査方法|
    JP3527259B2|1993-04-12|2004-05-17|松下電器産業株式会社|映像信号処理装置及び処理方法|
    KR0140674B1|1993-04-12|1998-06-15|모리시다 요이치|영상신호처리장치 및 처리방법|
    JP5487776B2|2009-07-29|2014-05-07|日本電気株式会社|通信制御装置及びそれに用いる呼処理輻輳制御方法|
    法律状态:
    1988-05-19| AK| Designated states|Kind code of ref document: A1 Designated state(s): US |
    1988-05-19| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): DE FR GB |
    1988-07-01| WWE| Wipo information: entry into national phase|Ref document number: 1987907525 Country of ref document: EP |
    1989-06-28| WWP| Wipo information: published in national office|Ref document number: 1987907525 Country of ref document: EP |
    1992-10-28| WWG| Wipo information: grant in national office|Ref document number: 1987907525 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP61/269447||1986-11-12||
    JP26944786A|JPS63123130A|1986-11-12|1986-11-12|Pipeline control system|DE19873782436| DE3782436D1|1986-11-12|1987-11-11|Steuerungsystem fuer fliessbandverarbeitung.|
    DE19873782436| DE3782436T2|1986-11-12|1987-11-11|Steuerungsystem fuer fliessbandverarbeitung.|
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